Dissertação
SAR ADC for Stochastic Self-Calibration Algorithms A 12-bit, 35 MS/s, 0.38 mW SAR ADC with Digital Calibration EVALUATED
Um Conversor Analógico-Digital (ADC) converte um sinal analógico num sinal digital. No passado, os sinais eram processados no domínio analógico. Atualmente, grande parte desse processamento é feito no domínio digital, criando um aumento na procura de ADCs e DACs, que estabelecem a ligação entre os dois mundos. O Conversor por Aproximações Sucessivas (SAR ADC) é uma arquitetura popular para aplicações que requerem resolução e velocidade elevadas. O facto desta arquitetura assentar em comutação e não precisar de amplificação precisa faz com que ela beneficie com o aumento da velocidade dos transístores que acontece com a evolução das tecnologias CMOS. O grande fator que limita a linearidade dos ADCs SAR são os erros introduzidos pelas não-idealidades do processo de produção nos condensadores do DAC. O corte a laser e técnicas de layout de precisão podem ser usadas para reduzir esses erros. Nesta tese, foi implementado um ADC SAR sub-radix-2 que aborda o problema utilizando calibração digital. Estudou-se ainda a utilização de múltiplos comparadores com diferentes especificações de ruído para otimizar o consumo de potência. Quando múltiplos comparadores são usados, as diferentes tensões de offset geram não-linearidade e reduzem o desempenho dinâmico. Por este motivo, a tensão de offset de cada comparador é calibrada. O ADC foi implementado numa tecnologia CMOS de 130 nm, ocupando uma área de 260 × 155 µm². O ADC consome 380 µW com uma frequência de amostragem de 17.5 MS/s e atinge um SNDR estimado de 71.5 dB, que corresponde a um ENOB de 11.6 bit.
junho 26, 2019, 11:0
Publicação
Obra sujeita a Direitos de Autor
Orientação
ORIENTADOR
Jorge Manuel Dos Santos Ribeiro Fernandes
Departamento de Engenharia Electrotécnica e de Computadores (DEEC)
Professor Associado