Preparação do teste de circuitos digitais CMOS EVALUATED

Detalhes: Neste trabalho de investigação estuda-se um novo método para a preparação do teste de circuitos digitais CMOS, de modo a obter um teste optimizado tanto na detecção de faltas como no número de vectores de teste. São utilizados dois modelos de faltas para detecção em tensão: linha fixa a zero/um (Line Stuck-At ou LSA), curto-circuito (Bridging) e um modelo de faltas em corrente (IDDQ). A nova metodologia é proposta recorrendo a ferramentas comerciais e à Programming Language Interface (PLI). Com o método de teste proposto é possível obter um número de vectores de teste em tensão em média 36,71% inferior, e uma cobertura de faltas bridging em média 8,65% superior para os circuitos de referência testados, em comparação com o método de teste utilizado actualmente na empresa AMI Semiconductor, em parceria com a qual o trabalho de investigação teve lugar.

Discussão: outubro 17, 2007, 16:0

Publicação

Obra sujeita a Direitos de Autor

Orientação

AUTOR

Alexandre Miguel Fernandes Valério (ist150653)

ORIENTADOR

Marcelino Bicho dos Santos

Departamento de Engenharia Electrotécnica e de Computadores (DEEC)

Professor Auxiliar