Sumários
Síntese Arquitectural
3 outubro 2007, 11:00 • Horácio Neto
Mapeamento da Especificação de cada subsistema hardware em componentes RTL
Modelo de máquina de estados com caminho de dados, FSMD
FSMD genérica
Tarefas da Síntese Arquitectural: selecção de componentes, escalonamento,
atribuição, pipelining
Exemplo de Síntese Arquitectural: Entidade e Arquitectura VHDL sem escalonamento.
VHDL (cont.). Introdução ao Projecto.
28 setembro 2007, 11:00 • Horácio Neto
Atrasos de propagação em simulação VHDL
Atrasos de inércia e de transporte
Especificação de bancadas de teste em VHDL.
Exemplo.
Introdução ao Projecto de Sistemas Digitais. Paradoxo Integração vs. Projecto. Redução do ciclo de projecto e metodologias de projecto descendente. Fluxo de Projecto e Hierarquia de Abstracção. Realizações de Projecto. Dispositivos de Lógica Programável.
Introdução ao Laboratório
28 setembro 2007, 09:30 • Horácio Neto
Trabalho de Introdução ao Laboratório.
VHDL (cont.)
26 setembro 2007, 11:00 • Horácio Neto
Especificações parameterizáveis.
Atributos de Arrays.
Instruções for-generate.
Utilização de genéricos.
Ciclos sequenciais.
Modelos aritméticos. Aritmética sobre inteiros com e sem sinal.
Modelos de memórias RAM e ROM.