Dissertação

{en_GB=Performance Modelling of Hardware Transactional Memory} {} EVALUATED

{pt=A Memória Transacional é uma alternativa recente à utilização da tradicional sincronização com exclusão mútua em programação paralela. A nossa análise sobre a literatura existente averiguou que existe uma falha relevante nesta área, a qual nós pretendemos preencher com a presente dissertação: a falta de modelos de desempenho para implementações em hardware da Memória Transacional, também conhecido como Memória Transacional em Hardware. De forma rentabilizar todos os transístores existentes nos processadores modernos, normalmente a Memória Transacional em Hardware é desenvolvida tendo por base os já existentes protocolos de coerência das caches. Nós capturamos esse dinamismo nos nossos modelos analítico e simulativo. Mais em detalhe, a simulação prevê, com pouca descrepância relativamente ao sistema real, a probabilidade de abortar e quantidade de transações em hardware completas por unidade de tempo. Consequentemente, tendo em conta o modelo simulativo, validamos o modelo analítico com erros médios na ordem dos 1.69% e 4.07%, respectivamente, para a probabilidade de abortar e taxa de transações completas., en=Transactional Memory (TM) is a recent alternative to traditional lock based synchronization mechanisms for parallel programming. Our analysis of existing literature in these areas highlights the existence of a relevant gap, which we aim to fill with this dissertation: the lack of performance models for hardware-based implementations of TM, also known as Hardware Transactional Memory (HTM). In order to monetize all the available transistors in a modern processor, HTM is usually build on top of the existing cache coherency protocols, whose dynamics we capture in the presented simulative and analytical models. Both models capture the empirically observed conflict and capacity detection dynamics observed in Intel's implementation of HTM. Moreover, the simulation model predicts, with little discrepancies, the probability of abort and throughput. Subsequently, the analytical model is validated against this simulation, with an average error of 1.69% and 4.07% regarding probability of abort and throughput, respectively.}
{pt=memória transacional, hardware, modelação de desempenho, controlo de concurrência, en=transactional memory, hardware, performance modeling, concurrency control}

Novembro 8, 2016, 14:30

Publicação

Obra sujeita a Direitos de Autor

Orientação

ORIENTADOR

Paolo Romano

Departamento de Engenharia Informática (DEI)

Professor Associado