Dissertação

{en_GB=RISC-V Processing System with Streaming Support} {} EVALUATED

{pt=Ao longo dos últimos dois anos, a popularidade do conjunto de instruções RISC-V pela comunidade open-source e companhias tem vindo a crescer. O crescimento da popularide do RISC-V subsequentemente incentiva o desenvolvimento de novas extensões opcionais adicionadas ao conjunto de instruções RISC-V que, por sua vez, proporcionam ferramentas para enfrentar diversas tarefas de elevada relevância para a industria, consequentemente promovendo o desenvolvimento de extensões que usam novas técnicas e conceitos ainda nao aplicados. O desenvolvimento deste trabalho foi motivado pela análise de uma nova extensao desenvolvida para o RISC-V, chamada Unlimited Vector Extension, que proporciona suporte ao nível da arquitetura de conjunto de instruções para streaming de dados em conjunto com o suporte para instruções SIMD escaláveis. Este trabalho proporciona uma implementação proof of concept da extensão UVE, partindo de um sistema softcore RISC-V base, adicionando um Stream Engine e um Acelarador Vectorial ao sistema base. O sistema foi implementado com sucesso na placa FPGA Xilinx Virtex UltraScale+ VCU1525 e testado usando um conjunto de benchmarks corretamente vectorizados para uso com a extensão UVE, resultando em tempos de execução até 23 vezes mais elevados e valores de EDP até 195 vezes mais baixos quando comparado com código RISC-V não vectorizado. , en=Over the last two years, the adoption of the RISC-V ISA by the open-source community and compa-nies has been increasing. This further encourages the development of new custom extensions addedon top of the base ISA, some of them making use of novelty techniques and concepts. The developmentof this work was motivated by analysing a novel isntruction set extension that was recently developedfor the RISC-V ISA, namely the Unlimited Vector Extension(UVE). It provides ISA level support for datastreaming coupled with scalable SIMD instructions, and, in simulation, provides substantial performancegains regarding the state-of-the-art ARM Scalable Vector Extension (SVE). This work provides a proof ofconcept implementation of the UVE extension on a base RISC-V Softcore system, by adding a StreamEngine and Vector Accelerator hardware component to the design. The system was successfully im-plemented on a Xilinx Virtex UltraScale+ VCU1525 FPGA Board and tested by vectorizing a set ofbenchmarks, which resulted in execution times of up to 23 times higher and EDP values of up to 195lower when compared with the base RISC-V code.}
{pt=RISC-V, UVE, Data Streaming, SIMD, Acelarador Vectorial, FPGA, en=RISC-V, UVE, Data Streaming, SIMD, Vector Accelerator, FPGA}

Janeiro 28, 2021, 15:0

Orientação

ORIENTADOR

Nuno Filipe Valentim Roma

Departamento de Engenharia Electrotécnica e de Computadores (DEEC)

Assistant Professor

ORIENTADOR

Pedro Filipe Zeferino Tomás

Departamento de Engenharia Electrotécnica e de Computadores (DEEC)

Assistant Professor