{en_GB=ADC for High Data Rate Communication Systems} {} EVALUATED

Detalhes: {pt=À medida que o ritmo de transmissão de dados nos sistemas de comunicação aumenta ao longo dos anos, os ADCs usados nestes sistemas também acompanham o ritmo de conversão de dados necessário. Para alcançar estes altos ritmos de conversão o ADC deve operar numa frequência de amostragem suficientemente alta, e tal pode ser alcançado através de um ADC time-interleaved que ao ser composto por múltiplos canais, permite velocidades superiores que um único ADC. Contudo, há erros relacionados com diferenças entre os múltiplos canais, sendo os mais proeminentes os erros relacionados com desvios temporais. Para garantir que o ADC time-interleaved mantém uma performance aceitável, um sistema de calibração detecta e corrige esses erros. Esta tese apresenta um SAR ADC time-interleaved de 6 bits operando nos 4 GS/s, considerando as especificações de sistemas de comunicação baseados no IEEE 802.11ad. O ADC foi desenvolvido em esquemático, em processo CMOS de 28 nm. É constituido por 7 canais e um canal de referência adicional usado pelo sistema de calibração. Embora sejam apresentadas soluções para os restante erros, esta tese foca-se nos erros de desvio temporal, que são os mais difíceis de calibrar. O sistema de calibração é baseado num algoritmo de aproximações sucessivas que afina um bloco de atrasos programáveis em cada canal, comparando-os ao canal de referência. O SNDR medido é 36.4 dB, o ENOB é 5.75 bits e o SFDR 51 dB. Usando uma alimentação de 0.9 V, o ADC consome 33.5 mW, alcançando uma Figura de Mérito de 141.2 fJ/conversão. , en=As the data rate of communication systems increases consistently over the years, the conversion rate of ADCs in these systems needs to increase.High enough sampling frequency can be obtained by time-interleaving multiple ADC channels. However, performance is limited by mismatches between the different channels. To ensure the time-interleaved ADC maintains an acceptable performance, a calibration system is usually designed to detect and correct these errors. This thesis presents a 6 bit time-interleaved SAR ADC operating at 4 GS/s, designed as a general purposes ADC but around the specifications for communication systems based on the IEEE 802.11ad standard. The ADC was designed at a schematic level, in 28 nm CMOS process.It is comprised of 7 channels and an additional reference channel used by the calibration system. Although the work presents possible solutions for calibration of the remaining mismatches, this thesis focused on timing skew mismatches, which are the most difficult to calibrate. The time skew calibration is based on a successive approximation algorithm that fine tunes a programmable delay line in each channel after comparing them to the reference channel. The measured SNDR is 36.4 dB, ENOB is 5.75 bits and SFDR is 51 dB. Using a 0.9 V supply, the ADC consumes 33.5 mW, achieving a Figure of Merit of 141.2 fJ/conversion-step is obtained.}

Discussão: junho 8, 2017, 14:0

Publicação

Obra sujeita a Direitos de Autor

Orientação

AUTOR

João Pedro Viegas Lopes Ribeiro (ist170268)

ORIENTADOR

Pedro Miguel Ferreira Figueiredo

Synopsys

Especialista

ORIENTADOR

Jorge Manuel Dos Santos Ribeiro Fernandes

Departamento de Engenharia Electrotécnica e de Computadores (DEEC)

Professor Auxiliar