{en_GB=Systems Synthesis With Multi-Value Logic (MVL)} {} EVALUATED

Detalhes: {pt=A utilização de Lógica Multi-Valor (MVL) em circuitos lógicos tem potencial para reduzir o número de elementos lógicos e interligações que ligam diferentes partes do circuito. Com esta redução do número de interligações, atrasos, a área e o consumo energético podem ser reduzidos. Nesta tese propõe-se uma ferramenta de mapeamento tecnológico que implementa circuitos usando QLUTs de 2 entradas proposta recentemente, aproveitando os benefícios do MVL para produzir circuitos mais eficientes. A funcionalidade de mapeamento foi implementada utilizando MVSIS como uma plataforma de base. O MVSIS lê a especificação do circuito a partir de um ficheiro e cria uma representação interna da rede que é então usada pela ferramenta desenvolvida para realizar a sua decomposição e mapeamento para a tecnologia alvo. Em geral, os resultados mostram uma redução no número de interligações, mas este beneficio é anulado pelo aumento da área ocupada pelas LUTs, devido ao facto de uma QLUT requerer mais transístores para ser implementada do que uma LUT binária. A conclusão tirada deste trabalho é que, embora a ferramenta de mapeamento produza circuitos, que em alguns casos, são mais eficientes do que o seu equivalente binário, ainda há espaço para mais otimizações, tanto na ferramenta de mapeamento como na implementação da QLUT., en=The utilization of Multiple-Valued Logic (MVL) in logic circuits has the potential to reduce the number of logic elements and interconnections that connect different parts of the circuit. With the reduction of the interconnections, delays, area and energy consumption can be reduced. In this thesis we propose a technology mapping tool that implements circuits using recently proposed 2-input Quaternary Lookup Tables (QLUTs), taking advantage of the benefits of MVL to produce more efficient circuits. The mapping functionality was implemented using MVSIS as a base platform. MVSIS reads the circuit specification from a file and creates a network representation, which is then used by the tool we developed to perform the decomposition of the network and mapping into the target technology. Overall, the results show a reduction in the number of interconnections, but this is offset by the increase in occupied area by the Lookup Tables (LUTs), due to the fact that a QLUT requires more transistors to be implemented than a binary LUT. The conclusion taken from this work is that, although the mapping tool produces circuits that, in some cases, are more efficient than their binary equivalent, there is still room for further optimizations in both the mapping tool and the implementation of the QLUT.}

Discussão: novembro 28, 2016, 10:30

Publicação

Obra sujeita a Direitos de Autor

Orientação

AUTOR

João Miguel Tavares Severino (ist173608)

ORIENTADOR

Paulo Ferreira Godinho Flores

Departamento de Engenharia Electrotécnica e de Computadores (DEEC)

Professor Auxiliar

ORIENTADOR

José Carlos Alves Pereira Monteiro

Departamento de Engenharia Informática (DEI)

Professor Associado