Dissertação

{en_GB=SAR ADC for Stochastic Self-Calibration Algorithms A 12-bit, 35 MS/s, 0.38 mW SAR ADC with Digital Calibration} {} EVALUATED

{pt=Um Conversor Analógico-Digital (ADC) converte um sinal analógico num sinal digital. No passado, os sinais eram processados no domínio analógico. Atualmente, grande parte desse processamento é feito no domínio digital, criando um aumento na procura de ADCs e DACs, que estabelecem a ligação entre os dois mundos. O Conversor por Aproximações Sucessivas (SAR ADC) é uma arquitetura popular para aplicações que requerem resolução e velocidade elevadas. O facto desta arquitetura assentar em comutação e não precisar de amplificação precisa faz com que ela beneficie com o aumento da velocidade dos transístores que acontece com a evolução das tecnologias CMOS. O grande fator que limita a linearidade dos ADCs SAR são os erros introduzidos pelas não-idealidades do processo de produção nos condensadores do DAC. O corte a laser e técnicas de layout de precisão podem ser usadas para reduzir esses erros. Nesta tese, foi implementado um ADC SAR sub-radix-2 que aborda o problema utilizando calibração digital. Estudou-se ainda a utilização de múltiplos comparadores com diferentes especificações de ruído para otimizar o consumo de potência. Quando múltiplos comparadores são usados, as diferentes tensões de offset geram não-linearidade e reduzem o desempenho dinâmico. Por este motivo, a tensão de offset de cada comparador é calibrada. O ADC foi implementado numa tecnologia CMOS de 130 nm, ocupando uma área de 260 × 155 µm². O ADC consome 380 µW com uma frequência de amostragem de 17.5 MS/s e atinge um SNDR estimado de 71.5 dB, que corresponde a um ENOB de 11.6 bit., en=An Analog-to-Digital Converter (ADC) is a device whose function is to convert an analog signal into a digital signal. In the past, the signal path in most systems was implemented in the analog domain. Nowadays more of the signal path is implemented in the digital domain, creating a demand for data converters, which bridge the analog and digital domains. The Successive-Approximation-Register (SAR) ADC is becoming a popular architecture for high-accuracy and high-speed applications. Being a switching intensive and free of precision amplification architecture allows it to benefit greatly from faster transistor speed of scaled CMOS technologies. The key linearity limiting factor in SAR ADCs is capacitor mismatch of the DAC caused by production process non-idealities. Laser trimming and precision layout techniques can be used to reduce these mismatches. In this thesis, a sub-radix-2 SAR ADC was implemented that tackles this problem using redundancy and digital calibration. Furthermore, the usage of multiple comparators with different noise specifications to optimize power consumption was studied. When multiple comparators are used, their different offset values generate non-linearity, reducing the dynamic performance of the ADC. To solve this problem, the offset of each comparator is calibrated. The ADC was implemented in a 130 nm process, fitting in an area of 260 × 155 µm². Simulation results show that the ADC consumes 380 µW while sampling at 17.5 MS/s, having an estimated SNDR of 71.5 dB, which corresponds to an ENOB of 11.6 bit.}
{pt=ADC SAR, redundância, calibração digital, múltiplos comparadores., en=SAR ADC, redundancy, digital calibration, multiple comparators.}

Junho 26, 2019, 11:0

Orientação

ORIENTADOR

Taimur Gibran Rabuske Kuntz

INESC-ID

Investigador

ORIENTADOR

Jorge Manuel Dos Santos Ribeiro Fernandes

Departamento de Engenharia Electrotécnica e de Computadores (DEEC)

Professor Associado