FenixEdu™

Dissertação

Runtime-adaptable cache architecture for modern processors EVALUATED

Detalhes: Sistemas de processamento de alto desempenho devem equilibrar o processamento de dados com a latência de acesso à memória para evitar restrições de desempenho e consumo excessivo de energia. Os fabricantes de processadores abordam este problema ao otimizar hierarquias de cache para reduzir misses e latência de memória. No entanto, caches tradicionais são estáticas e incapazes de se adaptar a padrões específicos de acesso à memória, seja de aplicações particulares ou das suas fases distintas. Por exemplo, guardar estruturas de dados inadequadas pode causar poluição da cache, substituindo dados valiosos e reutilizáveis. Além disso, diferentes fases de uma aplicação podem variar na sua reutilização de estruturas de dados e na exploração de localidade temporal e espacial, resultando em mudanças nos pedidos à cache. Investigações recentes sobre arquiteturas de cache adaptáveis mostram-se promissoras, mas frequentemente limitam a flexibilidade de reconfiguração para evitar problemas de coerência e ignoram o impacto de técnicas modernas de prefetching. Esta tese procura melhorar os designs de cache adaptáveis, identificando as suas limitações e explorando opções para reconfiguração dedicadas ao desempenho. Os objetivos principais incluem mecanismos para reconfiguração, manutenção de coerência e autonomia da cache. As avaliações experimentais com e sem prefetching, bem como variações nas restrições de adaptabilidade, demonstram que a arquitetura proposta mantém o desempenho, otimiza as fases de baixa exigência e alcança até 16% de economia de energia de cache.
Keywords: cache adaptável, gestão de coerência, prefetching, padrões de acesso à memória

Discussão: dezembro 3, 2024, 9:0

Documentos da dissertação ainda não disponíveis publicamente