MPEG1/2 layers I/II encoder using a RISC-V processor and hardware accelerators EVALUATED

Detalhes: Este trabalho apresenta um codificador de áudio MPEG-1/2 Layer II para uma arquitetura embarcada RISC-V, que inclui um acelerador de hardware reconfigurável. Embora tais sistemas sejam comuns em processadores embarcados comerciais como ARM, este trabalho é o primeiro a apresentar uma implementação em RISC-V. A vantagem é que a arquitetura RISC-V é uma especificação aberta com alguns designs de hardware de código aberto disponíveis. Um acelerador de hardware permite que o sistema funcione em ambientes de baixa frequência, como um dispositivo FPGA. Neste trabalho, o software do sistema utiliza a biblioteca de código aberto do codificador TwoLAME. O hardware do sistema é baseado no IOb-SoC, uma plataforma RISC-V SoC de código aberto escrita em Verilog. O processador VexRiscv foi escolhido, e o acelerador de hardware foi implementado usando a ferramenta de design de acelerador reconfigurável de código aberto Versat. O trabalho apresenta otimizações de software e dois aceleradores de hardware para acelerar o cálculo do modelo psicoacústico do algoritmo. O desempenho base é 6,2 vezes mais lento que o tempo real para um sistema rodando a 100MHz, o que indica que uma implementação para 620MHz atenderia ao objetivo. Com aceleração de hardware, o desempenho alcançado é 2,4 vezes mais lento que o tempo real para um sistema rodando a 100MHz, o que indica que uma implementação para 240MHz atenderia ao objetivo.

Discussão: novembro 22, 2023, 10:0

Publicação

Obra sujeita a Direitos de Autor

Orientação

AUTOR

Tiago Alves da Silva (ist193184)

ORIENTADOR

José João Henriques Teixeira de Sousa

Departamento de Engenharia Electrotécnica e de Computadores (DEEC)

Professor Auxiliar