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Dissertação

Very High Speed SAR ADCs EVALUATED

Detalhes: Os SerDes (Serializador/Desserializador), usados para serialização e desserialização dos dados transferidos a alta velocidade entre circuitos integrados, requerem os uso de ADCs (Conversor Analógico-Digital) no canal recetor. A maior parte das implementações recorre ao uso de uma grande quantidade de SAR (Registo de Aproximações Sucessivas) ADCs a operar de forma intercalada no tempo, por forma a conseguir atingir a alta taxa de transferência de dados do canal de comunicação. O propósito deste trabalho é apresentar uma estrutura alternativa ao SAR ADC que garanta uma menor quantidade de ADCs necessários a operar num SerDes. Este trabalho explora o SAR-assisted pipeline ADC que combina as características de eficiência energética do SAR com a alta performance típica das implementações em com processamento em cadeia. Esta implementação permite que a conversão seja dividida em 3 fases: a fase de amostragem da tensão de entrada e conversão dos bits mais significativos com uso a um quantificador SAR, executada no primeiro andar; a fase de amplificação, que amplifica e transfere para o próximo andar a tensão de resíduo obtida no fim da conversão do primeiro andar; a fase de conversão dos bits menos significativos executada no segundo andar. Esta implementação utiliza um DAC capacitivo diferencial em cada andar, 2 comparadores idênticos em ambos os andares e um integrador entre andares como amplificador. Este trabalho conclui com um ADC de 7 bits a 1 GHz com 6.91 bits de ENOB (Número de Bits Efectivo), 3.384 mW de consumo e fonte de alimentação de 800 mV.
Keywords: SerDes, ADC, SAR, Processamento em cadeia

Discussão: junho 28, 2024, 12:0

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