Dissertação
Very High Speed, Time Domain, Analog-to-Digital Converter EVALUATED
Motivado por avanços tecnológicos e comunicações de alta velocidade, os serializadores-deserializadores, que requerem conversores analógico-digitais nos recetores, operam com frequências superiores a 100 GSa/s. Frequências tão elevadas só podem ser alcançadas intercalando no tempo vários conversores, cada um a trabalhar com frequências mais baixas, impactando a área e o consumo energético. Aliado ao facto dos nós tecnológicos mais recentes afetarem negativamente as características e design dos circuitos analógicos, em favor da velocidade e consumo energético dos circuitos digitais, existe um crescente interesse em circuitos de processamento de sinal no domínio do tempo, impulsionando a substituição de blocos analógicos por alternativas digitais. Conversores tensão-tempo codificam a informação contida na amplitude do sinal num intervalo de tempo entre eventos, enquanto que conversores tempo-digital traduzem esta informação em bits. Estas arquiteturas beneficiam das tecnologias mais recentes, bem como mostram resultados promissores, comparáveis ou até superiores aos alcançados no domínio da tensão, quer em frequência ou consumo energético. O presente trabalho estuda arquiteturas no domínio do tempo e propõe num conversor analógico-digital de 7 bit com uma frequência de 5 GHz. Um conversor tensão-tempo, gerador de rampa dupla de modo comum, seguido por um conversor tempo-digital SAR com células de atraso seletivas, conclui num ENOB = 6.5 bit, TDH = -46.38 dB, consumindo 12,54 mW e com uma figura de mérito de Walden FOM_W = 27.71 fJ/conv. São também apresentados alguns dos problemas esperados com possíveis soluções e melhorias.
dezembro 12, 2024, 17:0
Documentos da dissertação ainda não disponíveis publicamente
Orientação
ORIENTADOR
Jorge Manuel Dos Santos Ribeiro Fernandes
Departamento de Engenharia Electrotécnica e de Computadores
Professor Catedrático
