FenixEdu™

Dissertação

Universal Verification Methodology for Power Management Unit EVALUATED

Detalhes: Atualmente, circuitos de sinais mistos existem em larga escala na indústria dos semicondutores. Validação de circuitos de sinais mistos introduz complexidade no processo de verificação, dificultando a validação funcional. A Universal Verification Methodology (UVM) representa a metodologia padrão para verificação de circuitos digitais e de sinais mistos. Real Number Modelling permite a descrição de circuitos mistos através duma linguagem de alto nível. Esta abordagem introduz limitações no processo de verificação mas constrói alicerces para a verificação orientada a cobertura e verificação funcional. A Universal Verification Methodology aplicada a circuitos baseados em Real Number Modelling potencia a criação de ambientes de verificação robustos diminuindo significativamente o tempo de simulação, antecipando a introdução no mercado. Neste trabalho, propõe-se a implementação de um ambiente UVM para teste e verificação de reguladores de tensão e uma unidade de gestão de energia no âmbito do projeto pAvIs. Este novo método de verificação é então integrado no processo de design e teste da SiliconGate.
Keywords: Universal Verification Methodology, Unidade de Gestão de Energia, Verificação orientada a cobertura, teste de circuitos de sinais mistos, reguladores de tensão

Discussão: novembro 30, 2022, 11:0