Dissertação

ADC for High Data Rate Communication Systems EVALUATED

À medida que o ritmo de transmissão de dados nos sistemas de comunicação aumenta ao longo dos anos, os ADCs usados nestes sistemas também acompanham o ritmo de conversão de dados necessário. Para alcançar estes altos ritmos de conversão o ADC deve operar numa frequência de amostragem suficientemente alta, e tal pode ser alcançado através de um ADC time-interleaved que ao ser composto por múltiplos canais, permite velocidades superiores que um único ADC. Contudo, há erros relacionados com diferenças entre os múltiplos canais, sendo os mais proeminentes os erros relacionados com desvios temporais. Para garantir que o ADC time-interleaved mantém uma performance aceitável, um sistema de calibração detecta e corrige esses erros. Esta tese apresenta um SAR ADC time-interleaved de 6 bits operando nos 4 GS/s, considerando as especificações de sistemas de comunicação baseados no IEEE 802.11ad. O ADC foi desenvolvido em esquemático, em processo CMOS de 28 nm. É constituido por 7 canais e um canal de referência adicional usado pelo sistema de calibração. Embora sejam apresentadas soluções para os restante erros, esta tese foca-se nos erros de desvio temporal, que são os mais difíceis de calibrar. O sistema de calibração é baseado num algoritmo de aproximações sucessivas que afina um bloco de atrasos programáveis em cada canal, comparando-os ao canal de referência. O SNDR medido é 36.4 dB, o ENOB é 5.75 bits e o SFDR 51 dB. Usando uma alimentação de 0.9 V, o ADC consome 33.5 mW, alcançando uma Figura de Mérito de 141.2 fJ/conversão.
Conversor Analógico-Digital, Registo de Aproximações Sucessivas, Intercalado, IEEE802.11ad

Junho 8, 2017, 14:0

Publicação

Obra sujeita a Direitos de Autor

Orientação

ORIENTADOR

Pedro Miguel Ferreira Figueiredo

Synopsys

Especialista

ORIENTADOR

Jorge Manuel Dos Santos Ribeiro Fernandes

Departamento de Engenharia Electrotécnica e de Computadores (DEEC)

Professor Auxiliar