Systems Synthesis With Multi-Value Logic (MVL) EVALUATED

Detalhes: A utilização de Lógica Multi-Valor (MVL) em circuitos lógicos tem potencial para reduzir o número de elementos lógicos e interligações que ligam diferentes partes do circuito. Com esta redução do número de interligações, atrasos, a área e o consumo energético podem ser reduzidos. Nesta tese propõe-se uma ferramenta de mapeamento tecnológico que implementa circuitos usando QLUTs de 2 entradas proposta recentemente, aproveitando os benefícios do MVL para produzir circuitos mais eficientes. A funcionalidade de mapeamento foi implementada utilizando MVSIS como uma plataforma de base. O MVSIS lê a especificação do circuito a partir de um ficheiro e cria uma representação interna da rede que é então usada pela ferramenta desenvolvida para realizar a sua decomposição e mapeamento para a tecnologia alvo. Em geral, os resultados mostram uma redução no número de interligações, mas este beneficio é anulado pelo aumento da área ocupada pelas LUTs, devido ao facto de uma QLUT requerer mais transístores para ser implementada do que uma LUT binária. A conclusão tirada deste trabalho é que, embora a ferramenta de mapeamento produza circuitos, que em alguns casos, são mais eficientes do que o seu equivalente binário, ainda há espaço para mais otimizações, tanto na ferramenta de mapeamento como na implementação da QLUT.

Discussão: novembro 28, 2016, 10:30

Publicação

Obra sujeita a Direitos de Autor

Orientação

AUTOR

João Miguel Tavares Severino (ist173608)

ORIENTADOR

Paulo Ferreira Godinho Flores

Departamento de Engenharia Electrotécnica e de Computadores (DEEC)

Professor Auxiliar

ORIENTADOR

José Carlos Alves Pereira Monteiro

Departamento de Engenharia Informática (DEI)

Professor Associado