Dissertação

SoC-FPGA Binary Convolutional Neural Networks EVALUATED

O objectivo deste trabalho é o de desenvolver um sistema embebido hardware/software para processar redes convolucionais totalmente binarizadas num sistema SoC-FPGA. As redes convolucionais convencionais requerem elevado poder computacional e capacidade de memória, e representam um desafio para executar em dispositivos de baixa potência. As redes neurais binárias são treinadas com pesos e inputs de 1-bit e, consequentemente reduzem os requisitos de memória e a complexidade computacional ao substituírem as operações aritméticas por operações lógicas. O sistema desenvolvido executa uma rede neural binarizada, composta por 6 camadas convolucionais e 3 camadas totalmente conectadas, para executar reconhecimento de imagem. Das 6 camadas convolucionais, 5 são totalmente binarizadas e consomem 90% do tempo total de execução. Um hardware IP foi especificamente projectado para acelerar estas 5 camadas, podendo também ser ajustado para correr as restantes camadas. A solução hardware/software proposta foi demonstrada num dispositivo zynq-7010, para classificar imagens de dois conjuntos de dados: CIFAR-10 (91% precisão) e o German traffic sign recognition benchmark (95% precisão). O componente de hardware dedicado é capaz de executar as 5 camadas convolucionais totalmente binarizadas 150x mais rápido do que o software. A aplicação hardware/software final consegue ser acelerada 116x (em comparação com o software) quando executada a camada convolucional não totalmente binarizada e as 2 camadas totalmente conectadas utilizando o hardware IP.
Redes binárias, VGG, FPGA, CIFAR-10, Sistema embebido, Zynq

Janeiro 21, 2021, 14:30

Documentos da dissertação ainda não disponíveis publicamente

Orientação

ORIENTADOR

Mário Pereira Véstias

ISEL

Professor Coordenador

ORIENTADOR

Horácio Cláudio De Campos Neto

Departamento de Engenharia Electrotécnica e de Computadores (DEEC)

Professor Associado